AMD đưa chip Epyc X trở lại với Venice-X 96 nhân

AMD đã chính thức xác nhận sự trở lại của dòng chip Epyc X sau ba năm vắng bóng. Thế hệ mới mang tên Venice-X, hướng tới các bài toán tính toán kỹ thuật và khoa học nhạy cảm với độ trễ như mô phỏng động lực học chất lưu (CFD) và tự động hóa thiết kế điện tử (EDA).

Chip AMD Epyc

Điểm đáng chú ý là thời điểm bán ra: người dùng sẽ phải chờ khá lâu, vì AMD dự kiến Venice-X chỉ bắt đầu xuất xưởng với số lượng nhỏ từ nửa cuối năm 2027.

Thông số chính: 96 nhân và hơn 1 GB L3 cache

Venice-X được xây dựng trên các SKU tối ưu xung nhịp mà AMD đã công bố hồi tháng 9. Chip có tối đa 96 nhân, áp dụng công nghệ xếp chồng chip 3D V-Cache để tăng gấp ba mật độ L3 cache.

Cụ thể, mỗi die CPU (tối đa 8 die) được gắn một khối SRAM 96 MB bằng kỹ thuật đóng gói tiên tiến, cho tổng cộng 144 MB L3 mỗi chiplet, tức 1.152 MB mỗi socket. Con số này ngang với thế hệ Genoa-X mà Venice-X thay thế.

Điểm khác biệt lớn nằm ở xung nhịp: Venice-X đạt 5,3 GHz, trong khi Genoa-X chỉ đạt 3,7 GHz. Số nhân và dung lượng cache không tăng, nhưng tốc độ đã tăng mạnh.

Vì sao trước đây phải đánh đổi?

Theo ông Madhu Rangarajan, người phụ trách mảng sản phẩm compute và AI doanh nghiệp của AMD, các thế hệ Milan và Genoa buộc khách hàng chọn một trong hai: xung nhịp cao hoặc 3D V-Cache.

Nguyên nhân nằm ở cách tích hợp khối SRAM. Việc xếp SRAM lên trên các chiplet compute giúp tăng L3 cache nhưng lại giữ nhiệt, hạn chế xung nhịp boost. Với thế hệ Zen 5, AMD chuyển khối SRAM xuống dưới đáy chồng chip. Không còn bị "đắp chăn" bởi lớp SRAM, chip có thể chạy nóng hơn và giữ xung cao lâu hơn.

Những cải thiện này đã xuất hiện trên chip Ryzen 9000 dành cho người dùng phổ thông, nhưng đến nay mới có mặt trên Epyc thông qua Venice-X.

Vì sao vẫn cần 3D V-Cache?

Một chi tiết thú vị: nếu không đặt nặng xung nhịp, Venice-X có thể không cần đến SRAM xếp chồng 3D. Chip Venice cao cấp nhất có 256 nhân và 1.024 MB L3 cache. AMD hoàn toàn có thể vô hiệu hóa 160 nhân để đạt tỷ lệ cache trên mỗi nhân tương đương.

Thực tế, AMD từng làm vậy với Epyc 9175F thuộc thế hệ Turin: lấy một chip 128 nhân, vô hiệu hóa 112 nhân, còn lại 16 nhân với 512 MB L3 cache.

Tuy nhiên, theo ông Rangarajan, cách đó sẽ đánh mất yếu tố xung nhịp: "Fmax sẽ chỉ ở 4,1 GHz thay vì 5,3 GHz". Ông nhấn mạnh: "Venice-X thực sự thay đổi cuộc chơi. Lần đầu tiên, bạn có thể có L3 cache lớn hơn trên mẫu chip xung nhịp cao nhất của chúng tôi."

Vì sao ba năm mới có một thế hệ X?

Việc bỏ qua Turin-X vào cuối năm 2024 là có chủ đích. Ông Rangarajan cho biết AMD không ra mắt bản X ở mọi thế hệ: "Thị trường HPC doanh nghiệp có nhịp độ chậm hơn một chút, và đó là yếu tố quyết định nhịp ra mắt của chúng tôi."

AMD cũng là khách hàng lớn của chính dòng Epyc X, dùng cho các tác vụ EDA như kiểm thử chức năng — mô phỏng silicon để đảm bảo chip hoạt động đúng thiết kế. Theo chuyên gia Phil Steinke của AMD, giữ nhiều mô hình hơn trong cache giúp lõi CPU không phải chờ dữ liệu luân chuyển vào ra bộ nhớ hệ thống.

Góc nhìn

Với các kỹ sư và doanh nghiệp Việt Nam đang chạy tải EDA hoặc HPC, Venice-X đáng chú ý vì rút ngắn thời gian chạy các job mô phỏng lớn, nơi cache và xung nhịp đều quan trọng. Tuy nhiên, mốc nửa cuối 2027 nghĩa là chưa nên đưa vào kế hoạch nâng cấp phần cứng trong ngắn hạn.

Việc AMD chuyển sang SRAM xếp dưới đáy cũng hàm ý rằng các thế hệ tiếp theo sẽ dần phổ cập mô hình "vừa cache lớn vừa xung cao". Các nhóm hạ tầng nên cân nhắc điều này khi thiết kế vòng đời máy chủ và dự toán ngân sách phần cứng cho các giai đoạn sau.