Hot Chips 2026: IBM hé lộ kiến trúc chip lai z/Architecture + ARM cho mainframe

Tại hội nghị Hot Chips 2026 diễn ra ở Stanford, IBM đã gây chú ý khi công bố thế hệ chip mainframe mới với khả năng hỗ trợ đồng thời cả hai kiến trúc tập lệnh z/Architecture truyền thống và ARM hiện đại. Trong cuộc phỏng vấn độc quyền với Chips and Cheese, Christian Zoellin, trưởng nhóm thiết kế lõi xử lý, và Christian Jacobi, CTO phụ trách phát triển hệ thống của IBM, đã giải thích chi tiết về những thách thức kỹ thuật và cơ hội kinh doanh từ sự kết hợp này.

Hai kiến trúc, một lõi xử lý

Điểm đặc biệt nhất trong thiết kế chip mới của IBM, tạm gọi là z18, là việc các bộ giải mã lệnh được tích hợp ngay trong lõi xử lý. Khác với cách làm trước đây trên kiến trúc Itanium của Intel, IBM đã thiết kế một đường ống giải mã dùng chung cho cả hai kiến trúc, nhưng vẫn bố trí các bộ giải mã riêng biệt cho từng loại tập lệnh.

Theo Christian Zoellin, khác biệt cốt lõi là các lệnh z/Architecture có độ dài từ 16 đến 48 bit, trong khi lệnh ARM cố định ở 32 bit. Điều này khiến việc xây dựng hai bộ giải mã riêng biệt là bắt buộc, nhưng may mắn là hầu hết các cấu trúc lớn như bộ đệm, bảng dịch địa chỉ, và tệp thanh ghi vật lý đều có thể dùng chung một cách hoàn hảo.

Thách thức về thứ tự byte và cơ chế đồng bộ

Một trong những khó khăn kỹ thuật lớn nhất là sự khác biệt giữa hai kiến trúc. z/Architecture sử dụng cơ chế big-endian (byte quan trọng nhất ở vị trí đầu tiên), trong khi ARM về cơ bản là little-endian. Christian Zoellin cho biết IBM đã giải quyết vấn đề này ngay tại đơn vị load-store bằng cách thêm các mạch hoán đổi byte tự động, cho phép dịch vụ chuyển đổi hoàn toàn diễn ra trong phần cứng mà không cần đến sự can thiệp của phần mềm.

Về thứ tự bộ nhớ, trong khi ARM là kiến trúc yếu (weak ordering), IBM đã chọn giữ nguyên cơ chế strong ordering của z/Architecture. Tức là mọi lệnh load và store đều được thực thi theo đúng trật tự. Điều thú vị là ngay cả tính năng ép buộc thứ tự mạnh (TSO - Total Store Order) trong kiến trúc ARM cũng gần như trở thành "vô nghĩa" trên chip mới, bởi vì toàn bộ hệ thống đã mặc định hoạt động theo cơ chế này. IBM đã có sẵn hạ tầng phần cứng để dự đoán và thực thi hiệu quả qua các ranh giới đồng bộ, nên chi phí hiệu năng là không đáng kể.

Không tốn quá nhiều diện tích hay bóng bán dẫn

Nhiều người có thể nghĩ việc trang bị hai kiến trúc sẽ làm chip phình to đáng kể, nhưng Christian Zoellin khẳng định chi phí này là rất nhỏ. Ngoài bộ giải mã riêng, IBM còn phải bổ sung hỗ trợ cho các định dạng số chấm động FP16 và BF16 mà z/Architecture trước đó chưa từng có. Nhưng trên tổng thể, tất cả chỉ là những "chấm nhỏ li ti" so với các cấu trúc dự đoán nhánh (BTB) hay bộ nhớ đệm khổng lồ vốn chiếm phần lớn diện tích chip.

Vì sao IBM mang ARM lên mainframe?

Christian Jacobi giải thích rằng động lực lớn nhất là sự phát triển thần tốc của hệ sinh thái phần mềm ARM trong thập kỷ qua, đặc biệt nhờ làn sóng triển khai mạnh mẽ từ các nhà cung cấp dịch vụ đám mây lớn (hyperscaler). Điều này mở ra cơ hội to lớn cho IBM khi đưa toàn bộ kho phần mềm đó đến gần hơn với dữ liệu và các giao dịch quan trọng mà khách hàng doanh nghiệp đang vận hành trên mainframe.

"Nhiều trường hợp, khách hàng muốn đặt khối lượng công việc gần với dữ liệu để giảm độ trễ, nhưng vẫn nằm trong cùng môi trường vận hành, đảm bảo an ninh và tính sẵn sàng", Christian Jacobi nói.

Một trường hợp sử dụng quan trọng khác là các dự án hợp nhất khối lượng công việc lớn trên nền tảng LinuxONE. Ví dụ, một khách hàng có thể chạy hàng nghìn cơ sở dữ liệu MongoDB trên một mainframe duy nhất. Nhưng các dự án kiểu này không chỉ có mỗi cơ sở dữ liệu chính; chúng còn kéo theo phần mềm bảo mật điểm cuối, sao lưu, giám sát... Và không phải mọi nhà cung cấp phần mềm độc lập (ISV) đều sẵn sàng port sản phẩm sang kiến trúc z. Việc có sẵn hệ sinh thái ARM ngay trên nền tảng sẽ phá bỏ rào cản lớn nhất này.

RISC-V hay POWER làm kiến trúc thứ ba?

Khi được hỏi về khả năng bổ sung thêm một kiến trúc nữa như RISC-V hoặc POWER, Christian Jacobi đã thẳng thắn từ chối với POWER. Ông nhấn mạnh rằng IBM đã có dòng sản phẩm Power Systems riêng, phục vụ các nhóm khối lượng công việc khác nhau, và việc đưa POWER vào mainframe chỉ tạo ra sự cạnh tranh nội bộ "tự đá chính mình" — điều hoàn toàn không có ý nghĩa kinh doanh.

CISC so với RISC: Cuộc chiến "định danh sai"

Christian Zoellin đã dành thời gian để làm rõ sự khác biệt thực sự giữa hai triết lý thiết kế chip. Trên mainframe, tồn tại những lệnh CISC cực kỳ phức tạp, ví dụ như lệnh nén dữ liệu hay mã hóa, có thể chứa một khối tham số có tới 15 thành phần trong bộ nhớ. Một lệnh CISC duy nhất như vậy có thể khiến một kiến trúc RISC phải thực thi tới hàng trăm lệnh để làm cùng một việc. Ông cho rằng khái niệm RISC và CISC giờ đây phần lớn chỉ là "định danh sai" lịch sử, bởi các bộ vi xử lý hiện đại đều đã có những kỹ thuật bên trong rất giống nhau.

Spyre thế hệ mới và bài toán độ tin cậy của HBM

Không chỉ có chip Telum, IBM cũng tiết lộ về thế hệ Spyre tiếp theo với việc bổ sung bộ nhớ băng thông cao HBM. Christian Jacobi giải thích rằng để đảm bảo độ tin cậy tuyệt đối cho mainframe, IBM không chạy theo công nghệ HBM ở rìa đổi mới mà chọn loại đã trưởng thành, có tỷ lệ lỗi thấp hơn, đồng thời không ép ở mức tốc độ tối đa.

IBM còn thực hiện các biện pháp kiểm tra cực kỳ nghiêm ngặt như đốt nóng chip trong lò ở nhiệt độ cao để tìm ra những lỗi hỏng hóc sớm nhất trước khi xuất xưởng. "Nếu chip hỏng ngay tại nhà máy của chúng tôi thì còn tốt hơn nhiều so với việc nó hỏng trong trung tâm dữ liệu của khách hàng", ông nhấn mạnh.

Từ phát hiện gian lận đến AI tác tử

Sự chuyển dịch sang HBM không phải là sở thích công nghệ, mà đến từ nhu cầu thực tế của khách hàng. Khi Telum 1 và 2 ra mắt, trọng tâm là các mô hình nhỏ chạy phát hiện gian lận trong giao dịch thẻ tín dụng với độ trễ cực thấp. Giai đoạn Spyre mang đến khả năng xử lý mô hình ngôn ngữ nhỏ (small language model).

Hiện tại, IBM đang thấy sự trỗi dậy của các ứng dụng AI tác tử (agentic AI) trong doanh nghiệp: xử lý tài liệu bồi thường bảo hiểm, hệ thống tự giám sát và tự tối ưu... Những khối lượng công việc này đòi hỏi băng thông bộ nhớ khổng lồ. Chip Spyre mới sẽ đạt mức 4TB mỗi giây mỗi chip, và với hệ thống nhiều chip, con số sẽ còn lớn hơn nữa để chạy được nhiều mô hình đồng thời trong môi trường không đồng nhất, với hiệu năng sinh token mỗi giây tốt, phục vụ cho các quy trình tác tử đang hiện hữu.

Cuộc phỏng vấn kết thúc với một chút hài hước công nghệ khi Christian Zoellin thú nhận mê phô mai Roquefort (loại phô mai xanh của Pháp làm từ sữa cừu), còn Christian Jacobi lại đang "ghiền" Gruyère. Dẫu sao, với những gì đã trình bày, IBM rõ ràng đang đặt cược lớn vào một tương lai nơi mainframe không chỉ là cỗ máy xử lý giao dịch truyền thống mà còn là nền tảng hội tụ cho cả thế giới phần mềm ARM và các khối lượng công việc AI hiện đại.